台积电计划在2030年实现1nm级的A10工艺 可封装超过1万亿个晶体管

在最新举办的国际电子元件会议 (IEDM) 中，芯片制造商台积电提供了该公司 1 万亿个晶体管的芯片封装路线，这种封装方式是在芯片上使用 3D 封装小芯片集成，不过台积电也透露了正在致力于开发在单片硅上包含 2000 亿个晶体管的芯片。

为了实现这些目标，台积电重申正在致力于 2 纳米级的 N2 和 N2P 生产节点以及 1.4 纳米级的 A14 和 1 纳米级的 A10 制造工艺，其中 N2 和 N2P 工艺预计在 2025~2026 年实现，A14 工艺预计在 2027~208 年实现，A10 工艺则要到 2030 年实现。
台积电预计其封装技术包括 CoWoS、InFO、SoIC 等将取得进步，这将让台积电能够在 2030 年左右构建封装超过 1 万亿个晶体管的大规模多芯片解决方案。
近年来由于技术和财务挑战，芯片制造商们对于前沿工艺技术的发展有所放缓，台积电和其他公司面临同样的挑战，但台积电有信心按照自己的计划推出 2nm、1.4nm 和 1nm 工艺节点。
英伟达已经推出的 GH100 GPU 芯片集成了 800 亿个晶体管，GH100 芯片也是台积电代工的，这是市场上最复杂的单片处理器之一。
台积电称很快就会有更复杂的单片芯片，集成的晶体管数量将超过 1000 亿个，但构建如此大型的处理器也变得越来越复杂和成本飙升，因此不少公司选择多芯片设计，例如 AMD 的米兰 300X (MI300X) 和英特尔的 Ponte Vecchio 就是由 10 多个小芯片组成。
不过台积电认为这种趋势也会继续下去，而在几年后我们将可以看到集成总数超过 1 万亿个晶体管的多芯片解决方案，与此同时，单芯片也将变得更加复杂，台积电认为后续可以看到最多集成 2000 亿个晶体管的单芯片。

台积电的工艺技术发展也在倒逼其客户跟着发展，使用台积电代工的公司也必须同步开发逻辑技术和封装技术，这也是为什么台积电将生产节点的演变和封装技术放在一个演示文稿中的原因。

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